為何華為敢把芯片“對折” 邏輯折疊引領(lǐng)革命

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2026-05-25 23:02:58 天霸帶你看世界

在今天的上海IEEE國際電路和系統(tǒng)會議上，華為打破了行業(yè)幾十年來遵循的物理法則，并宣布了一個新標(biāo)準(zhǔn)：芯片可以進(jìn)行折疊。這不是簡單的改進(jìn)，而是一場革命。

為何華為敢把芯片“對折”

何庭波表示，2020年后，先進(jìn)的生產(chǎn)工藝被封鎖，依靠縮小制程的老方法已經(jīng)行不通。去年推出的麒麟9030 Pro雖然表現(xiàn)不錯，但大家都明白那是在“飽和區(qū)”。

為何華為敢把芯片“對折” 邏輯折疊引領(lǐng)革命

換一個賽道成為唯一選擇。以前全球半導(dǎo)體公司都在玩數(shù)字游戲，追求更小的納米數(shù)，但實際上臺積電的3納米只有290MTr/mm2，三星僅有170MTr/mm2，英特爾也只有520MTr/mm2。最終目標(biāo)是提高晶體管密度，而不是無限減小晶體管。

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華為的邏輯折疊技術(shù)改變了這一現(xiàn)狀。這種方法將芯片設(shè)計提升到更高層次，通過垂直疊加兩層芯片結(jié)構(gòu)，大幅提高晶體管密度。這就是華為所稱的“韜（τ）律”，以時間縮小代替幾何縮小，在三維空間中找到最短距離。

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華為公布的數(shù)據(jù)顯示，麒麟2026芯片相比傳統(tǒng)2D平面工藝，晶體管密度提高了53.5%，達(dá)到238MTr/mm2。這在“先進(jìn)制程受阻”下取得的成績令人矚目。即使沒有最先進(jìn)的EUV光刻機，華為也能通過成熟節(jié)點工藝實現(xiàn)高集成度。

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這意味著華為不再擔(dān)心被卡脖子。麒麟2026的P核頻率已達(dá)到3.1GHz，并有望繼續(xù)提高至5.0GHz。能效比、散熱和帶寬也得到了全新設(shè)計。

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自2020年起，華為失去了頂尖代工廠商和先進(jìn)技術(shù)供應(yīng)，但經(jīng)過六七年的努力，華為突破了芯片性能，實現(xiàn)了重大進(jìn)展。何庭波提出的“韜（τ）律”擴(kuò)展了摩爾定律到三維空間，為華為帶來了新的開始。

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華為還構(gòu)建了完整的中國人工智能基礎(chǔ)設(shè)施體系，大規(guī)模生產(chǎn)了3810種自主研發(fā)芯片。邏輯折疊技術(shù)的優(yōu)勢在于用成熟技術(shù)替代先進(jìn)工藝，通過垂直整合邏輯層面，顆粒度完全不同。

為何華為敢把芯片“對折” 邏輯折疊引領(lǐng)革命

未來十年，邏輯折疊技術(shù)將在各個領(lǐng)域得到廣泛應(yīng)用，進(jìn)一步提升器件、電路、芯片和系統(tǒng)的整體表現(xiàn)。華為已經(jīng)在3D折疊技術(shù)上取得了跨代別的突破，給三星和臺積電帶來了巨大壓力。

(責(zé)任編輯：0882)

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